`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 11/18/2021 12:28:48 PM
// Design Name: 
// Module Name: pulse_converter
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module pulse_converter(
    input clk,
    input in,
    output reg out=0
    );
    always @(posedge clk) begin
        if (in==1 && out==0) begin
            out <= 1;
        end
        else
            out <= 0;
    end
endmodule
